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芯片設(shè)計人員必須重新考慮 AI 的低功耗
芯片設(shè)計人員必須重新考慮 AI 的低功耗
隨著工藝幾何尺寸的擴展和對低功率器件的指數(shù)級需求，功率挑戰(zhàn)愈演愈烈，隨著用例的發(fā)展，低功率設(shè)計成為人們關(guān)注的焦點。
在公司不斷為便攜式手持設(shè)備創(chuàng)新新特性和功能的同時，他們還專注于最大限度地降低功耗以延長電池壽命（這是消費者的一個重要差異化因素）。由于智能手機的廣泛應(yīng)用，這些移動設(shè)計挑戰(zhàn)是眾所周知的。
電源效率對于插入式產(chǎn)品也越來越重要，因為它會影響構(gòu)建系統(tǒng)和運行系統(tǒng)的總體成本。
人工智能帶來前所未有的挑戰(zhàn)
設(shè)計人員現(xiàn)在必須面對的低功耗領(lǐng)域的最新挑戰(zhàn)是 AI 芯片，尤其是那些用于高性能計算 (HPC) 應(yīng)用的芯片。雖然它們沒有與傳統(tǒng)移動設(shè)備相同的限制，例如電池壽命和便攜性，但由于更小、更密集、更新穎的架構(gòu)和制造工藝的物理特性，實施 AI 會帶來新的電源挑戰(zhàn)。雖然性能、功耗和面積 (PPA) 的傳統(tǒng)圣杯仍以對盡可能最高性能的需求為主導(dǎo)，但現(xiàn)在性能實際上受到功耗的限制。要向芯片的每個部分可靠地供電而不必?fù)?dān)心散熱會影響芯片的可靠性并導(dǎo)致熱失控，這變得極其困難。
高級 AI 芯片的功率影響會對整體功能、可制造性、成本和可靠性產(chǎn)生重大影響。因此，設(shè)計團隊必須開始使用更加節(jié)能的方法，以及復(fù)雜的功耗分析技術(shù)和工具。
漏電是一個持續(xù)的挑戰(zhàn)
低功耗設(shè)計就是要降低集成電路 (IC) 的整體動態(tài)和靜態(tài)功耗。動態(tài)功率包括開關(guān)功率和短路功率，而靜態(tài)功率是器件不活動時流過晶體管的漏電流或電流。
泄漏功率是設(shè)計團隊在 90 至 16 納米工藝幾何尺寸范圍內(nèi)的主要關(guān)注點，因為與其對應(yīng)的泄漏功率（85-95%）相比，動態(tài)功率微不足道（僅 10-15%）。一旦行業(yè)轉(zhuǎn)向 16 至 14 納米，動態(tài)功率就變得比泄漏功率更占優(yōu)勢。
然而，現(xiàn)在隨著我們轉(zhuǎn)向 7、5 和 3nm 等工藝節(jié)點以及類似于“全門”實施的架構(gòu)，泄漏再次成為一個問題。今天，設(shè)計團隊正在探索過去設(shè)計中擱置的選項，以盡可能提高設(shè)計的功率和性能。降低高級節(jié)點余量的必要性已經(jīng)討論了一段時間，但實際對此做些什么的能力分散在設(shè)計過程的不同部分。雖然解決當(dāng)今問題的技術(shù)和技術(shù)是眾所周知的，但我們才剛剛開始真正了解它們的使用精度。
仿真很關(guān)鍵
動態(tài)功耗分析和優(yōu)化的最關(guān)鍵組成部分是矢量的質(zhì)量。矢量質(zhì)量由 SoC 在真實系統(tǒng)中工作時看到的真實活動定義。如上所述，傳統(tǒng)的功耗分析過程涉及與 SoC 架構(gòu)師進行核對，以確定用于功耗分析和優(yōu)化的向量。這是一個不一定涵蓋所有方面和場景的碰碰運氣的活動。
為了能夠準(zhǔn)確預(yù)測 SoC 將消耗的功率量，設(shè)計人員需要將設(shè)備置于真實的測試平臺下，以了解它們將如何使用?？捎糜谶\行實時應(yīng)用程序的最佳系統(tǒng)稱為仿真。
運行 AI 芯片功耗分析所涉及的大量數(shù)據(jù)需要高性能工具。即使在模擬器上運行應(yīng)用程序幾秒鐘，生成的數(shù)據(jù)也是海量的（數(shù)百 GB 由數(shù)萬億或數(shù)十億個時鐘周期組成）。為了幫助解決這個問題，仿真系統(tǒng)中的功率分析確定了功率分析感興趣的窗口，并將窗口從數(shù)十億到數(shù)百萬再到數(shù)千，這使得仿真系統(tǒng)的功率分析更加實用。
此外，在設(shè)計在移動芯片設(shè)計中不占主導(dǎo)地位的 AI 芯片時，出現(xiàn)的新第三維度是溫度。在早期階段通過仿真生成熱圖對于整個設(shè)計過程變得更加重要。
在 AI 芯片的低功耗設(shè)計方面，采用新的方法和工具對于創(chuàng)建一個由來自不同學(xué)科的設(shè)計專業(yè)人士組成的緊密交織的團隊至關(guān)重要。