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高速PCB設(shè)計中的走線長度匹配
每個電子信號都需要一定的時間才能沿著導(dǎo)體傳播并到達(dá)目的地。由于電路板上的分散和損耗，在某些情況下需要對高速電路板上的PCB走線長度進行匹配。當(dāng)您知道如何識別需要長度匹配的電路板部分時，可以采取重要步驟來確保信號按時到達(dá)接收器。
如果信號速度和任何跡線長度不匹配之間的聯(lián)系不明顯，則可以將允許的跡線不匹配確定為時間差（對于數(shù)字信號）或相位差（對于模擬信號）。PCB走線長度匹配通常以差分對的形式進行討論，但也適用于具有單端信號的網(wǎng)絡(luò)和總線以及差分驅(qū)動的總線。由于計算機外圍設(shè)備和其他數(shù)字系統(tǒng)需要連續(xù)更快的運行速度，因此計算機網(wǎng)絡(luò)中的傳播延遲在承載數(shù)字信號的導(dǎo)體中允許的走線長度上設(shè)置了嚴(yán)格的公差。以下是在不同類型的系統(tǒng)中應(yīng)用PCB跡線長度匹配的一些極佳實踐。
什么是走線長度匹配？
PCB走線長度匹配恰如其名：在兩條或多條PCB走線在板上布線時，您要匹配它們的長度。這些跟蹤可能是以下之一：
并行路由的多條單端走線
差分對的每一端
多個并聯(lián)的差分對，單端或差分對與時鐘信號并行布線
數(shù)字信號的PCB走線不需要完全匹配長度。在上升沿上總會有一定的抖動，因此并行路由的信號永遠(yuǎn)不可能完美匹配長度。目的是將長度或時序失配減小到某個極限值以下。允許的長度不匹配和時序不匹配與信號速度有關(guān)：
如果您不知道系統(tǒng)中允許的走線長度不匹配，請不要擔(dān)心。只需檢查您的信令標(biāo)準(zhǔn)，接口標(biāo)準(zhǔn)或組件數(shù)據(jù)表即可。由于計算機外圍設(shè)備的標(biāo)準(zhǔn)化程度很高，因此大多數(shù)組件都使用許多高速信令標(biāo)準(zhǔn)之一，并且您可以在規(guī)格中輕松找到路由規(guī)格，所需的阻抗和允許的長度不匹配。
長度不匹配也可以使用信號速度轉(zhuǎn)換為定時不匹配，盡管在選擇數(shù)字信號的速度時要格外小心。這是因為通常以小于1 ns的邊沿速率運行的現(xiàn)代數(shù)字信號將具有高達(dá)GHz的帶寬，并且只能容忍非常小的失配。PCB基板中的分散會導(dǎo)致信號速度隨頻率變化。例如，FR4在?1 GHz以下具有正常色散，因此較低的頻率比較高的頻率更早到達(dá)接收器。
跡線長度匹配的目標(biāo)是防止并行數(shù)據(jù)總線上的時滯。偏斜只是指兩個或多個數(shù)字信號的上升沿之間的時序不匹配。在并行總線中，在最短走線上傳播的信號將最早到達(dá)，因此它將在總線上的其他信號之前觸發(fā)下游門。行業(yè)標(biāo)準(zhǔn)的PCB設(shè)計軟件將允許您在原理圖中定義總線和差分對，但您需要在布局中強制使用跡線長度匹配，以使偏斜度在允許的范圍內(nèi)。
偏斜和走線長度匹配
多個單端網(wǎng)絡(luò)中的長度匹配非常簡單；只需添加調(diào)整結(jié)構(gòu)，以確保總線上的所有走線都具有相同的長度。調(diào)整結(jié)構(gòu)將在下面更詳細(xì)地討論。對于差分對，單個差分對的每一端應(yīng)長度匹配。下圖顯示了將PCB跡線長度匹配應(yīng)用于差分對的示例。
上面顯示的差分對在單個驅(qū)動器（例如，FPGA）和兩個不同的接收器之間路由。每個接收器分別讀取D1和D2上的差分信號。在此，差分對D1的每一端都需要進行長度匹配。類似地，差分對D2的每一端都需要長度匹配。但是， D1和D2不需要彼此匹配，因為它們沒有并行傳輸數(shù)據(jù)。這些差分對中的每對一次只傳送一個比特，我們只需要進行長度匹配以確保在每對中消除共模噪聲。
如果您有多個差分對攜帶并行數(shù)據(jù)，則每個差分對都需要匹配，然后這些對必須彼此匹配。如下所示，其中單個驅(qū)動程序正在將并行數(shù)據(jù)發(fā)送到單個接收器。這樣可確保每個差分對都能充分消除共模噪聲，并確保接收并行數(shù)據(jù)而不會出現(xiàn)位之間的偏差。
時鐘信號
下一個自然要問的問題與時鐘信號有關(guān)：來自系統(tǒng)時鐘的信號應(yīng)如何在具有多個鏈IC的整個數(shù)字系統(tǒng)中進行長度匹配？在上面的示例中，時鐘信號需要來自某個地方，以便接收器鎖存。答案是：在此拓?fù)渲胁皇褂孟到y(tǒng)時鐘信號！
在大型數(shù)字系統(tǒng)中，使用系統(tǒng)時鐘來觸發(fā)組件鏈中的每個IC極為困難。這是因為每個IC可能具有不同的邏輯門延遲，上升時間和總體信令標(biāo)準(zhǔn)。因此，現(xiàn)代數(shù)字組件使用源同步時鐘或嵌入式時鐘。在前者中，時鐘信號與并行數(shù)據(jù)跡線一起在一條跡線中路由，并且該時鐘跡線需要與其他數(shù)據(jù)跡線長度匹配。
在嵌入式時鐘的情況下，沒有時鐘跟蹤。嵌入式時鐘用于串行通信（例如，SerDes通道），而時鐘信號被編碼為串行數(shù)據(jù)流中的前幾個位。如果您要設(shè)計帶有差分對（例如LVDS）的SerDes通道，則仍需要使用上述技術(shù)對差分對進行長度匹配。
長度調(diào)整結(jié)構(gòu)
存在三種常見的PCB走線長度調(diào)整結(jié)構(gòu)，每種結(jié)構(gòu)都可以在其自己的文章中進行討論。這些結(jié)構(gòu)的其他一些名稱是切回路由和蛇形路由。這些不同的結(jié)構(gòu)中的每一個都會對傳輸線阻抗和FEXT產(chǎn)生一些有趣的影響
如果您要對匹配的差分對組進行長度匹配，那么每一個都是延長差分對的好選擇。無論本結(jié)構(gòu)如何應(yīng)用，都應(yīng)嘗試使長度調(diào)整部分保持對稱，如果結(jié)構(gòu)缺乏對稱性，共模噪聲仍將被充分消除。
當(dāng)逃避過孔或長度不匹配很短時，應(yīng)嘗試將這些結(jié)構(gòu)之一應(yīng)用于網(wǎng)絡(luò)的源端，而不是接收器端。如果在接收器端應(yīng)用該結(jié)構(gòu)，則可能無法充分消除軌跡中較早接收到的任何共模噪聲。對于過孔附近的短失配，可以在源端施加一個小的延遲（稱為相位匹配）。
模擬差分信號呢？
上面討論的思想適用于數(shù)字信號，但是模擬信號也可以作為差分對進行路由。即使在非常高的頻率下，這在許多系統(tǒng)中也很少見。但是，可以使用差分運算放大器將模擬信號作為差分對進行路由。像德州儀器（TI）這樣的公司提供高帶寬（?GHz帶寬）差分運算放大器組件，非常適合路由模擬差分對。使用這些組件，您可以輕松地將模擬信號路由到電路板上，并且當(dāng)需要與單端模擬IC接口時，可以轉(zhuǎn)換回單端模擬信號。
模擬差分信號需要精確的長度匹配，就像數(shù)字差分信號一樣。區(qū)別在于模擬差分信號類似于三相AC布線，其中相鄰的模擬接地層用作該對兩端的參考。盡管數(shù)字信號顯然不需要接地層，但出于上述原因，將接地層放置在數(shù)字差分對附近是有利的。
上面顯示的PCB跡線長度匹配準(zhǔn)則也需要與模擬差分對一起使用，因為它們會累積偏斜，就像差分信號一樣。它們還需要非常精確的相位匹配，并且容易受到相位噪聲的影響。用于最小化抖動的相同PDN設(shè)計要點也適用于防止相位噪聲的模擬組件。但是，幸運的是，在設(shè)計模擬PDN時，您正在以較小的帶寬工作，這使得將模擬PDN阻抗最小化變得容易得多。