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技術專題
大規模集成電路中的電遷移（EM）分析
在電子產品方面，IC和PCB層面的故障機制很多。IC和高壓PCB的隱患是電遷移（EM）。這是PCB中的電化學效應，盡管這是由于IC中的散射所致，但設計人員在創建設計時需要考慮金屬遷移和生長機理。目的是確保IC和PCB級別的可靠性，從而盡可能延長使用壽命。
隨著集成電路的不斷縮小，大規模集成電路（VLSI）發生故障的可能性增加。自從90 nm節點以來，EM一直是一個問題，需要在電流密度和時序方面進行優化。大規模集成電路中的EM分析。跡線的間隙和厚度可以定義為VLSI中的設計規則，這有助于設計人員防止EM和操作過程中的故障。這是在VLSI設計中分析EM的方法。
大規模集成電路中的EM是什么？
EM是一種電效應，IC互連上的電子為構成導線的原子提供了一些動量。這是通過低能碰撞和隨后的散射而發生的。結果，隨著原子沿著互連朝向陰極移動，互連隨時間變形。這導致凹坑出現在更靠近陽極的導線中，并且小的金屬凸點開始沿著更靠近陰極的導線表面生長。
這會在很高的電流密度（通常> 10,000 A / cm2）下發生，并且當導線中的電流密度更大時，EM率會更高。這意味著EM是一個失控的過程。隨著EM發生在導線的一個區域中，橫截面積減小，電流密度增大。結果，EM的速率也增加了。隨著時間的流逝，更多的金屬以更快的速度遷移，該過程最終以短路或開路結束。
當沿導線的金屬完全耗盡并在導線中留下空隙時，就會發生開路故障。在發生短路的情況下，樹枝狀晶體會從電線上長出，直到橋接兩個導體之間的間隙。在這兩種情況下，組件均無法正常運行，必須更換。在大規模集成電路中，僅是因為互連之間的距離更近，所以與開路故障相比，發生短路故障的可能性更高。
熱失控
還有另一種有助于電磁的過程：熱失控。EM遵循具有一定定義活化能的Ahrrenius過程，這意味著遷移速度隨互連溫度的升高而增加。隨著EM的進行，金屬耗盡的區域具有更高的電流密度和更高的電阻，導致芯片工作時的溫度更高。
那么PCB呢？
EM也指PCB中的一種故障機制，該機制會導致高壓板短路。但是，PCB中的EM是一種電化學效應，會由于橋接而導致短路。
在PCB中，如果水在金屬上凝結，則暴露在金屬上的一些殘留鹽會溶解到電解液中。兩個導體之間的高電場（即，以高電壓或緊密間隔）可驅動電化學反應，從而導致金屬鹽的生長。這些樹枝狀晶體會生長并最終彌合兩個導體之間的間隙，從而引起短路。
這里的解決方案與大規模集成電路中的解決方案類似：在兩個處于不同電勢的導體之間提供足夠的間距，或者設計布局以使僅共模導體靠近放置。這是IPC（特別是IPC-2221）提供爬電標準的原因之一。請注意，PCB中導體之間的EM也是熱驅動過程，盡管在樹枝狀生長期間不會發生相同的熱失控問題。
優化IC互連以防止EM
像工程學中的大多數問題一樣，為電子設備的可靠性而進行的設計都是在權衡不同設計選擇所涉及的權衡。對于大規模集成電路，自然的解決方案是簡單地增加走線的寬度。理想地，這將使電流密度降低到EM閾值以下。但是，線寬并不是全部內容，IC的其他重要方面也需要優化。
因為EM的傾向性取決于導線中的電流密度，所以它也取決于互連中信號的開關速率。當數字信號切換時，會有一瞬間的大電流突發，并且在如此大的電流突發期間可能會發生少量的EM。隨著時間的流逝，EM累積了超過萬億的切換事件。此外，當信號的上升時間更短時，開關期間的峰值電流也更大，隨著芯片工作，這會導致更多的EM。
布萊克定律總結了EM對平均故障時間（MTTF）的影響，然后可將其用于優化集成電路的設計。
以下是VLSI設計期間互連優化涉及的一些挑戰：
互連寬度的增加會降低電阻和電流密度，但會增加電容（縮短上升時間）。
互連之間的間距減小有助于集成，但會增加潛在的串擾耦合。
降低上升時間可降低串擾耦合和峰值電流密度，但需要使芯片物理尺寸更大。
降低信號電平會降低電流密度和串擾耦合，但會降低SNR電平，并在電源完整性方面設置較小的容差。
當然，這四個問題不能孤立地解決。但是，有可用的軟件工具可以幫助您在VLSI中設計互連時找到平衡。